FPGA管腳極性含義

Question

我一直在使用 Radiant Software 在 Lattice Seminconductor FPGA 上分配引腳。 FPGA 嵌入在包含 LED 和按鈕的評估板上。

打開window分配管腳時，每個管腳都有一個名為“極性”的列來描述，如下所示。

可以看出，引腳 H1 和 J1 的極性相反。 在評估板內連接到 2 個不同的 LED，如下所示：

因此，當 H1 和 J1 連接到 GND 時，LED 會亮起。 因此，我編寫了一個將端口設置為 0 的 HDL。在一個測試中，端口被分配給引腳 H1，而在第二個測試中，端口被分配給引腳 J1。 代碼下方：

use ieee.std_logic_1164.all;




entity LED is
port(
   LED_out     :   out std_logic);
end LED;

architecture Behavioral of LED is

constant LED_value: std_logic := '0';

begin

LED_out <= LED_value;

end Behavioral;

在這兩種情況下，當端口為 0 時，LED0 和 LED1 都會亮起。

在測試之前，我假設負極性會反轉輸入/輸出引腳的任何信號，但事實並非如此。那么“極性”指的是什么？

Answer 1

萊迪思 FPGA 的引腳可單獨用於單端 IO 標准，例如低電壓 TTL (LVTTL)。 這些 FPGA 的一些引腳也可以成對用於差分 IO 標准，例如低壓差分信號 (LVDS)。

從您所顯示的內容來看，標識為 PL24A 和 PL24B 的引腳是可用於 LVDS 的引腳對。 這些引腳的極性指的是與 LVDS 關聯的標准“+”和“-”引腳。當引腳單獨用於單端 IO 標准時，極性沒有意義。

Lattice Diamond 軟件有很好的內置幫助（“Help > Lattice Diamond Help”）。 嘗試使用此內置幫助來搜索有關“差分引腳”的信息。