ISE 設計套件 14.7 中的“目標不支持邏輯根塊和符號”錯誤
[英]“logical root block and symbol is not supported in target” error in ISE Design Suite 14.7
我是 ISE Design Suite 14.7 的菜鳥，我什么都不知道。 我正在嘗試制作一個 SR 閂鎖（我知道 ISE 中有一個 SR 閂鎖，但我想自己創建它來練習）。 SR 鎖存器本身工作正常，但我從 Top_Module 收到錯誤消息。 這是 SR 鎖存器的代碼： 以及我想要實現它時的頂 ...
如何為 Ubuntu 19.10 安裝 Xilinx ISE 14.7
[英]How to install Xilinx ISE 14.7 for Ubuntu 19.10
我必須使用 Spartan 3E 系列 FPGA，我的問題是最新版本的 Xilinx ISE 不支持此板。 我在 google 上快速搜索了一下，發現支持 Spartan 3E 的最后一個版本是 14.7，所以我嘗試安裝這個。 我正在研究 Ubuntu 19.10，我下載的 Xilinx IDE ...
HDMI 和像素時鍾 | FPGA
[英]HDMI and Pixel Clock | FPGA
嘿嘿， 我想從我的 Spartan 7(FPGA) 中獲取 HDMI 信號。 分辨率：640 x 480 @ 60 Hz，像素時鍾為 25.2MHz。 這意味着我總共將擁有（包括消隱時間）800 x 525 @ 60.0 Hz 但是監視器如何知道哪個時鍾是第一個時鍾呢？ 在 HDMI 中沒有像 V ...
Xilinx Spartan-6 FPGA中是否可以“即時”在單端和差分IO之間切換（后配置）
[英]Is it possible to switch between single ended and differential IO 'on the fly' (post configuration) in Xilinx Spartan-6 FPGA
我正在為Sparatn-6 Xilinx FPGA編寫Verilog代碼，其中我想在“運行時”期間，特別是在單端和差分IO緩沖區之間重新配置IO。 我已經閱讀了UG381.pdf中的IO緩沖區原語列表，但它們似乎都是固定的單端或差分（在焊盤側） 我嘗試實例化一個OBUF和OBUFDS ...
如何將數值計算部分從 VHDL 代碼移動到 C 可以在 NEXY3 Spartan 6 板上運行
[英]How to move the numerical calculation part from VHDL code to C can run it on NEXY3 Spartan 6 board
我目前正在做一個需要使用嵌入式軟核的項目。 我用VHDL（ISE）寫了一個乒乓球游戲並將其合成到FPGA上，下一步是將數值計算部分轉移到軟核，這意味着我需要用C重寫這段代碼。 然而，ISE無法實現這個功能，我可以使用什么設計套件（軟件）？ EDK能用嗎？ ...
在Spartan 3E上通過按鈕觸發短脈沖信號
[英]Implementing a short pulse signal triggered by a push button on a Spartan 3E
我正在嘗試在交通信號燈控制器上實現“緊急”功能。 此緊急信號是std_logic輸入，由按鈕（使用ucf文件）觸發。 該信號的作用基本上是每當按下按鈕時，控制器就會檢測到兩條道路（北至南或西至東）中的哪一條處於紅色，然后立即將其切換為橙色（當然，另一條為會變成紅色），以讓緊急車輛通過 ...
MIG MCB意外的寫行為
[英]MIG MCB Unexpected Write Behavior
因此，我最近創建了一個在設計中實現了生成的MCB的項目。 我之前從未調試過IP內核，因此您必須原諒我的解決方案很明顯。 我一直在解決這一問題一兩天，似乎無法解決。 首先，我已經多次閱讀了UG388，UG406，UG416文檔，並做了一些沒有運氣的研究。 據我了解的參數，我從配置1 ...
在 Spartan 3 FPGA 中使用 DCM 鎖定輸出
[英]Using DCM Locked output in Spartan 3 FPGA
我在具有 LOCKED 輸出信號的 Spartan-3 FPGA 上使用 DCM。 我需要在准備好時分發我的時鍾，否則它應該為零。 定義“CLKOUT 和 LOCKED”信號是否有任何問題，該信號被其他實體使用，或者我是否在通過和門路由該時鍾時遇到問題？ ...
Verilog代碼中未連接節點警告的原因
[英]Cause of unconnected node warnings in verilog code
我正在編寫執行梯形積分方法的代碼。 該代碼具有FPGA時鍾（我使用的是Mimas Spartan 6），SIGNAL（積分中要考慮的新點），x（點之間的間隔）和SUM（過去輸入的積分結果）由於梯形方法必須有兩個輸入，因此有兩個寄存器yregone和yregtwo，因此SIGNAL設置為yreg ...
Spartan 7 4：1 Mig生成的DDR3接口的寫存儲器時序
[英]Write memory timings for Spartan 7 4:1 Mig Generated DDR3 interface
我試圖了解使用MIG生成的內存控制器（以4：1運行）的UI的7系列FPGa的寫內存時序。 我要遵循的文檔是Xilinix的ug586文檔。 我特別想了解圖1:77，該圖在此處復制： 我的理解是，在前幾個周期中，正確斷言了app_addr app_en app_wdf_data ...
延遲后如何輸出與二進制數相對應的方波？
[英]How do I output a square wave corresponding to a binary number after a delay?
我有三個輸出引腳（nCS，DCLK和DATA0）。 我正在嘗試使用fpga生成所有這三個。 DATA0將輸出二進制數，nCS是片選線，DCLK是時鍾（5 Mhz）。 我正在用特定的通信協議連接存儲芯片。 DATA0的位在DCLK的下降沿輸出，並在DCLK的上升沿鎖存到芯片中。 在alw ...
rise_edge（）與流程敏感性列表
[英]rising_edge() vs process sensitivity list
我在大學課程中使用VHDL進行開發已經有一段時間了，我以為我了解它是如何工作的，但是偶爾我意識到我實際上並不真正了解它。 這是我的問題： 據我了解，如果信號在進程的敏感度列表中，則只要該信號更改值，該進程就會“執行”。 所以我問，這兩段代碼有什么區別： 和 他們 ...
計數器在FPGA中不起作用
[英]Counter not working in FPGA
我有一個連接到UART接收器的VHDL組件。 uart具有2個輸出信號，一個用於接收到的字節，一個用於在接收完字節后將其設置為1的標志。 我編寫了以下模塊，該模塊應該為每個新字符增加一個計數器，並顯示其點亮一些指示燈。 實施有什么問題嗎？ 我發送的每個新字符最終都會使計數器增加 ...
VHDL-連接開關和LED
[英]VHDL - connect switch and LED
我有Xilinx Spartan6和下一個VHDL代碼： 這是我的用戶約束文件： 我的問題是：為什么led總是打開，但是如果我單擊按鈕，它就會熄滅？ 我會解釋：我對我的fpga進行了編程-led已打開，我按下了開關按鈕-led已關閉，我未按下按鈕-led亮了。 ...
ISE Design Suite 14.7：適用於Windows 10的ISE®Spartan®-6虛擬機（VM）
[英]ISE Design Suite 14.7: ISE® Spartan®-6 Virtual Machine (VM) for Windows 10
我在Windows 10上安裝了Xilinx ISE 14.7。當我嘗試打開Project Navigator時，它會在Linux虛擬機（VM）中打開。 這意味着Xilinx安裝程序在Windows 10中安裝VM環境。 是否可以在Windows 10而不是VM環境中安裝ISE Desi ...
如何計算FPGA斯巴達板上的按鍵數
[英]How to count pressed keys on FPGA spartan board
我正在使用FPGA Spartan 2開發板，想要計算從Keyboard按下的鍵，這是我的VHDL代碼： 只能使用1和0鍵 我想在2個7段中顯示計數器值，並在LED矩陣的兩行中顯示0和1s，但是計數器存在問題，我認為問題是當我按一個鍵時“ Key_PUSH”或“ RK”的變化很多次 ...
在VHDL Spartan 3中添加整數問題
[英]Adding Integers Problems in VHDL Spartan 3
嘗試添加整數信號並嘗試在段上對其進行解碼時遇到問題。 順便說一句，我們的項目是嘗試在單擊一個開關時顯示增量值。 有3個開關（swA，swB，swC）。 最初，如果單擊switchA，則所有3個段均為0,0,0，然后將顯示= 1,0,0 ..如果單擊switchC，則將顯示= 1,0,2 . ...
從RS232，VHDL接收數據
[英]Receiving data from RS232, vhdl
我正在使用來自https://reference.digilentinc.com/reference/programmable-logic/nexys-2/start的 RS232接口參考組件以及示例代碼，該代碼是： 根據上面的代碼，我正在嘗試制作自己的狀態機，該狀態機允許我從一行中的終 ...
FPGA：在同一過程中同時使用下降沿和上升沿
[英]FPGA : using both falling and rising edge in same process
我是fpga＆vhdl新手.. 我的開發環境如下。 FPGA：Spartan 6 XC6SLX9 編譯：ISE 14.04 模擬器：Isim 我正在制作一個簡單的計數器，但有一些我無法理解的東西。 我寫的是以下代碼。 我所期望的是w_count在時鍾的每個下 ...
從連接到UART的AXI接收值
[英]Receving a value from AXI connected to UART
在ISE 14.7上，我需要做什么才能使AXI流（具有循環值的ipcore）通過UART給我輸出？ 我已經正確設置了項目，添加了一個UART並設置了mhs，ucf文件和其他內容，但是我不知道要通過UART從AXI進行輸出我需要做什么。 有任何想法嗎？ ...