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如何在SystemVerilog中使运算符超载

[英]How to overloading an operator in SystemVerilog

原文 2015-02-14 04:19:13 3 1 operator-overloading/ system-verilog

Does anyone have a working example for overloading an operator in SystemVerilog? 有人在SystemVerilog中有重载操作符的工作示例吗？ I read the spec and tried "bind" with Questasim 10.3. 我阅读了规范并尝试与Questasim 10.3“绑定”。 But there's no luck. 但是没有运气。

1 个解决方案

我认为没有任何工具支持此构造。

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运算符重载-重载* - operator overloading - overloading *

重载运算符<至（0，1）=（0，1）和（0，1）=（1，0） - Overloading operator< to (0, 1) = (0, 1) and (0, 1) = (1, 0)

重载> =运算符 - Overloading >= operator

运算符<<重载 - Operator << overloading

重载运算符>>（） - overloading operator >>()

运算符重载（==） - Operator Overloading (==)

暂无

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