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如何在SystemVerilog中使運算符超載

[英]How to overloading an operator in SystemVerilog

原文 2015-02-14 04:19:13 9 1 operator-overloading/ system-verilog

有人在SystemVerilog中有重載操作符的工作示例嗎？ 我閱讀了規范並嘗試與Questasim 10.3“綁定”。 但是沒有運氣。

我認為沒有任何工具支持此構造。

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[英]Overloading operator< to (0, 1) = (0, 1) and (0, 1) = (1, 0)

[英]Overloading >= operator

[英]Operator << overloading

[英]overloading operator >>()

[英]Operator Overloading (==)

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