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如何在SystemVerilog中使运算符超载

[英]How to overloading an operator in SystemVerilog

原文 2015-02-14 04:19:13 1 1 operator-overloading/ system-verilog

有人在SystemVerilog中有重载操作符的工作示例吗？ 我阅读了规范并尝试与Questasim 10.3“绑定”。 但是没有运气。

我认为没有任何工具支持此构造。

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[英]Overloading operator< to (0, 1) = (0, 1) and (0, 1) = (1, 0)

[英]Overloading >= operator

[英]Operator << overloading

[英]overloading operator >>()

[英]Operator Overloading (==)

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