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Verilog 寄存器不能由原语或连续赋值驱动

[英]Verilog register cannot be driven by primitives or continuous assignment

原文 2013-11-09 02:58:00 7 1 verilog

我想在这样的测试台中使用一个模块：

reg [31:0] OutputVal;
reg [15:0] InputVal;
sign theSignExtender(InputVal,OutputVal);

当我编译时，我收到错误：

错误：reg 输出值； 不能由原语或连续赋值驱动。

有什么建议吗？

1 个解决方案

改变：

reg [31:0] OutputVal;

到：

wire [31:0] OutputVal;

不能由原语或连续赋值驱动

[英]cannot be driven by primitives or continuous assignment

Verilog：不支持程序连续分配注册

[英]Verilog:Procedural Continuous Assignment to register is not supported

Verilog：不能由原始或连续的任务驱动

[英]Verilog: cannot be driven by primitive or continous assignment

Verilog错误：连续分配左侧的寄存器非法

[英]Verilog error: Register is illegal in left-hand side of continuous assignment

连续作业验证

[英]Continuous assignment verilog

使用参数在verilog中进行连续分配？

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Verilog连续分配等同于Always Block

[英]Verilog continuous assignment equivalent of always block

在连续赋值中使用 Verilog Case 语句

[英]Using Verilog Case Statement With Continuous Assignment

Verilog错误“连续赋值output必须是网”

[英]Verilog error "continuous assignment output must be a net"

暂无

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