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Verilog 寄存器不能由原語或連續賦值驅動

[英]Verilog register cannot be driven by primitives or continuous assignment

原文 2013-11-09 02:58:00 6 1 verilog

我想在這樣的測試台中使用一個模塊：

reg [31:0] OutputVal;
reg [15:0] InputVal;
sign theSignExtender(InputVal,OutputVal);

當我編譯時，我收到錯誤：

錯誤：reg 輸出值； 不能由原語或連續賦值驅動。

有什么建議嗎？

1 個解決方案

改變：

reg [31:0] OutputVal;

到：

wire [31:0] OutputVal;

不能由原語或連續賦值驅動

[英]cannot be driven by primitives or continuous assignment

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[英]Verilog:Procedural Continuous Assignment to register is not supported

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[英]Verilog: cannot be driven by primitive or continous assignment

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[英]Verilog error: Register is illegal in left-hand side of continuous assignment

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