如何在verilog中将变量作为二维数组中的参数传递
[英]how to pass variables as arguments in two dimensional array in verilog
问题描述
由于在 48 位数组中，如何在 Verilog 中将变量作为参数数组传递？ 我想要第一个 MSB 1 的 23 位数组。有人可以告诉我这种情况的方法或程序吗？
例如，如果我给出如下输入：
001010101010111000100010010100100110001101010101
输出应该是：
01010101011100010001001。
1 个解决方案
解决方案1
0 2015-10-04 06:24:02
基本上，您需要对压缩数组执行切片。
可以有很多方法来做到这一点，例如流运营商运营商等。
我在这里提供了几种方法。 使用for循环和-: 运算符。 如果您使用 system-verilog，则首选使用 -: 运算符。
PS：我还是不明白你为什么提到二维数组。
如何在一个时钟周期内对二维数组中的每个元素进行“或”运算？ Verilog
[英]How can I OR every element in two dimensional array in one clock cycle? Verilog
如何在函数中传递二维数组作为参数并在c ++中返回二维数组？
[英]how to pass two dimensional array as parameter in a function and return a two dimensional array in c++?
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