如何在verilog中將變量作為二維數組中的參數傳遞
[英]how to pass variables as arguments in two dimensional array in verilog
問題描述
由於在 48 位數組中，如何在 Verilog 中將變量作為參數數組傳遞？ 我想要第一個 MSB 1 的 23 位數組。有人可以告訴我這種情況的方法或程序嗎？
例如，如果我給出如下輸入：
001010101010111000100010010100100110001101010101
輸出應該是：
01010101011100010001001。
1 個解決方案
解決方案1
0 2015-10-04 06:24:02
基本上，您需要對壓縮數組執行切片。
可以有很多方法來做到這一點，例如流運營商運營商等。
我在這里提供了幾種方法。 使用for循環和-: 運算符。 如果您使用 system-verilog，則首選使用 -: 運算符。
PS：我還是不明白你為什么提到二維數組。
如何在一個時鍾周期內對二維數組中的每個元素進行“或”運算？ Verilog
[英]How can I OR every element in two dimensional array in one clock cycle? Verilog
如何在函數中傳遞二維數組作為參數並在c ++中返回二維數組？
[英]how to pass two dimensional array as parameter in a function and return a two dimensional array in c++?
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