[英]VHDL, D-type asynchronous flip flop
我刚刚开始学习vhdl代码,并为D型异步触发器编写了此代码。 我应该如何修改我的代码,使其具有第二种D类型,第二种类型的输入由第一种类型的输出提供?
library ieee;
use ieee.std_logic_1164.all;
entity FLIPFLOP is
port (
clk : in std_logic ;
clr : in std_logic ;
D : in std_logic ;
Q : out std_logic
);
end FLIPFLOP;
architecture behav of FLIPFLOP is
begin
process (clk,clr,D)
begin
if clr = '1' then
Q<= '0';
elsif rising_edge (clk) then
Q<= D;
end if;
end process;
end behav;
我认为您需要编写一个使用您的DFF架构的顶级VHDL文件:
entity top is
port (
clk: in std_logic;
clr: in std_logic;
some_input_signal: in std_logic;
some_output_signal: out std_logic
);
end top;
architecture rtl of top is
signal x: std_logic;
begin
e1: entity work.FLIPFLOP
port map (
clk => clk,
clr => clr,
D => some_input_signal,
Q => x );
e2: entity work.FLIPFLOP
port map (
clk => clk,
clr => clr,
D => x,
Q => some_output_signal );
end;
x是由第一DFF输出并输入到第二DFF的信号。
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