[英]Is there a reason to initialize (not reset) signals in VHDL and Verilog?
[英]VHDL flip-flop reset different than 0
是否有可能將觸發器矢量重置為不同於全0的值? 就像是:
PROCESS (clk)
BEGIN
IF RISING_EDGE(clk) THEN
IF rst = '1' THEN
ff <= INPUT_VALUE;
...
這無法在綜合中幸存下來。 我只想在重置時將值設為ff,然后進行更改-它用作從輸入中設置第一個值的計數器。
如何執行正常復位,然后使用負載信號將計數器設置為其他值呢? 對我而言,這將是標准方式。
以下是一個實際可行的有趣答案:
1)確定應初始化為該值的位模式。
2)對於應該為1的每一位,在觸發器之前和之后在該行上放置一個非門。
現在,復位引腳之后的初始狀態就是您想要的狀態。
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