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[英]Is there a reason to initialize (not reset) signals in VHDL and Verilog?
[英]VHDL flip-flop reset different than 0
是否有可能将触发器矢量重置为不同于全0的值? 就像是:
PROCESS (clk)
BEGIN
IF RISING_EDGE(clk) THEN
IF rst = '1' THEN
ff <= INPUT_VALUE;
...
这无法在综合中幸存下来。 我只想在重置时将值设为ff,然后进行更改-它用作从输入中设置第一个值的计数器。
如何执行正常复位,然后使用负载信号将计数器设置为其他值呢? 对我而言,这将是标准方式。
以下是一个实际可行的有趣答案:
1)确定应初始化为该值的位模式。
2)对于应该为1的每一位,在触发器之前和之后在该行上放置一个非门。
现在,复位引脚之后的初始状态就是您想要的状态。
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