SystemVerilog中的循環積分器運算符

Question

我目前正在使用SystemVerilog-實數建模（RNM）進行有關混合信號IC設計的項目。 我必須將表達式參數轉換為其集成形式。 我知道Verilog-A中有一個循環積分運算符idtmod() ，但是直到現在，我還沒有在SystemVerilog中找到任何相等的運算符。

如果有人對此事有任何了解，我將不勝感激。

Answer 1

您不能在SystemVerilog中執行此操作。 Verilog-A在連續時域中工作，並且知道如何在一個時間段內計算整數表達式。 SystemVerilog可處理離散時間事件。 它只能在特定時間采樣信號。 因此，根據要積分的表達式，您需要在采樣期間近似積分。