在系統verilog中生成塊

Question

module A#(parameter NUM_PORT=2);

logic port_wire[NUM_PORT];

DUT dut_inst(
  generate
    for(genvar idx=0; idx<NUM_PORT; idx++) begin:num_port
      .port[idx] (port_wire[idx]);
    end:num_port
  endgenerate
);

endmodule

是否允許上述生成塊的實現？ 我的意思是在模塊實例化中。 對不起，如果問題太愚蠢了。

Answer 1

不，您不能在端口列表中間使用 generate 構造。

但是如果列表中的一個端口是一個數組，你可以這樣做

module A#(parameter NUM_PORT=2);

logic port_wire[NUM_PORT];

DUT dut_inst(
      .port (port_wire);
);

endmodule
module DUT #(int NP=2)(input logic port[NP]);
...
endmodule