[英]MyHDL: Unary XOR
如何編寫myhdl代碼在verilog中實現一元異或
reg [63:0] large_bus;
wire xor_value;
assign xor_value = ^large_bus;
對我不起作用。
@block
def dataVecXor(large_bus, xor_value):
@always_comb
def outputlogic():
xor_value.next = ^large_bus
return instances()
在 MyHDL 的問題跟蹤器上有一個解決方案:
large_bus = Signal(intbv(0)[128:0])
xor_value = Signal(bool(0))
@always_comb
def beh_reduction_xor():
x = large_bus[0]
for ii in range(1, len(large_bus)):
x = x ^ large_bus[ii]
xor_value.next = x
您可以使用“for”構建您想要的內容。
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