[英]MyHDL: Unary XOR
How to write myhdl code to implement Unary XOR in verilog如何编写myhdl代码在verilog中实现一元异或
reg [63:0] large_bus;
wire xor_value;
assign xor_value = ^large_bus;
doesn't work for me.对我不起作用。
@block
def dataVecXor(large_bus, xor_value):
@always_comb
def outputlogic():
xor_value.next = ^large_bus
return instances()
You can construct what you want by using 'for'.您可以使用“for”构建您想要的内容。
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