我应该能够在生成的 VCD 文件中看到这些吗？ 我可以看到我在顶层创建的所有信号，但看不到 function 本地的信号这是我用来生成 VCD 的代码： ...
添加的代码因 ValueError 而失败，我不知道出了什么问题。 这是我想做的：在我的 fpga 中，我通过 spi 接收数据。 数据是到达 16 位寄存器 rxdata 的双极性信号（在测量信号的意义上）。 任务是将这个信号解释为有符号，并且只需要高 12 位（包括符号）。 因此，变量 bipo ...
我正在尝试在ubuntu上下载myhld并安装协同仿真。 myhdl的安装正常，但是在进行协同仿真安装后，我无法正确运行下载包中提供的测试用例。 运行进行的测试时出现错误。 我已经使用pip3 install myhdl安装了myhld进行协同仿真，我已经进入了我的协同仿真目录 ...
我是 myhdl 的初学者。 我尝试将以下 Verilog 代码转换为 MyHDL： module ModuleA(data_in, data_out, clk); input data_in; output reg data_out; input clk; alw ...
从大部分来自myhdl示例的代码中： 我希望它生成一个包含initial块的verilog程序，例如： 如何获得initial块？ 请注意，在old.myhdl.org/doku.php/dev:initial_values的Google缓存上，它链接到示例https:// ...
我是python和MyHDL的新手，所以我首先将旧的VHDL项目转换为MyHDL。 这个项目是一个vga计时器，可以接受任何宽度，高度和频率（前提是它们实际上可以与显示器配合使用）。 由于以下原因，它无法成功转换为VHDL或Verilog： 我可以很好地打印它们的值，这样它们就可以确 ...
我正在尝试在 Windows 10 上使用 Python2 设置 myHDL，以便使用 Python 作为源代码使用 VHDL/Verilog 测试平台。 可以在此处找到相应的说明。 我已经在我的系统上成功安装了 python、pip 和 myHDL。 现在要设置协同仿真，我无法理解给出的说明： ...
我正在尝试通过编写仅包含少量指令和操作的非常简单的机器来学习MyHDL。 我正在努力的是设计机器以处理需要多个时钟周期才能解决的操作的最佳方法。 目前，我编写的所有硬件组件都只需一个勾即可解决，因此它是我遇到麻烦的控制单元。 例如，假设我的机器的所有操作都需要1到3个时钟周期才能完成， ...
我正在尝试从以下MyHDL模块生成verilog模块： top.py： 和， counter.py： 但是，在生成的文件的模块定义中，（1-3行） top.v： leds[7:0]丢失。 即使这些LED未使用，我的合成器也需要它们将它们分配给开发板上正 ...
我正在尝试制作一个python库，以便使用pySerial和myHDL 1.0dev在PC和FPGA之间动态创建UART接口 它获取数据类型及其属性的名称，并实例化RAM块，并允许访问PC上的读/写命令。 但是，我在动态连接RAM时遇到了问题。 作为一个最小的工作示例，我有这两个类 ...
我想对列表中的信号求和，自然地，我使用了变量for和（就像在VHDL中一样）： 问题在于，这将对sum变量使用整数（在VHDL中），当sum的宽度大于32位时，它的用处不大。 所以我试图做这样的事情： 我收到以下错误（在转换过程中）： 我不知道该如何解决。 我猜它 ...
我将使用iCE40HX8K 给定评估板约束文件 将所有8个LED捆绑到一个变量中的最佳方法是什么，我在将事物与约束文件关联时遇到了麻烦，最终得到了这样的结果 当向LED写入寄存器时，我必须诉诸于此 我正在生成这样的verilog ...（我确实在这里从单个信号中获得 ...
我正在尝试将此代码转换为Verilog： 但是，我收到以下错误： 将变量qwe函数内部将起作用，但是我需要将这些变量移到外部，因为我需要在另一个模块中访问那些“常量”。 谁能解释我为什么会收到此错误，以及如何使它起作用？ 谢谢。 ...
我的myhdl环境中有以下代码： 上面的代码不起作用，但是当我用以下代码替换它时，它起作用： 如果有人可以解释为什么函数定义中的yield无效，我对此感到困惑。 ...
我目前正在研究myHdl，以查看是否值得使用。 但是，我在模块的实例化方面遇到了麻烦。 我有两个文件，一个是模块，一个是测试台。 在测试平台内，我按照网站上提供的示例实例化了该模块： http : //www.myhdl.org/examples/flipflops.html 具体实 ...
我在运行测试台以及在两个现有D-FF上构建的同步器时遇到此错误。 我的测试台概述如下 我的同步器编码如下。 FF原型编码如下。 该测试平台确实可以与我之前编写的类似测试平台（略有修改）一起使用，但是在将两个模块组合在一起时却无法正常工作。 请澄清。 谢谢。 ...
我已经尝试了EDAPlayground.com上myHDL手册中的以下代码，但没有为我输出任何内容。 谁能告诉我为什么？ 以及如何解决呢？ 这里概述了我在网站上的配置。 Testbench + Design：仅Python方法：MyHDL 0.8 来自myhdl impo ...
使用MyHDL用户定义的代码时，是否可以指定库使用子句？ 考虑以下示例，该示例对Xilinx unisim库中可用的差分缓冲器进行建模： 将此模块转换为VHDL代码可以正常工作，但缺少的是VHDL文件头中的以下use子句： 我该如何解决？ ...
考虑以下示例（一个简单的8位计数器），是否有更简单的方法将内部s_count信号连接到o_count端口？ 当然，我可以直接在count函数中增加o_count ，但这会转换为生成的VHDL模块中的inout端口，我不需要。 ...