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我怎么知道我的代碼是否是Synthesizable？ [Verilog的]

[英]how can i know if my code is Synthesizable? [Verilog]

原文 2011-09-27 06:34:04 5 2 verilog/ hdl

在使用自頂向下方法設計verilog電路時，我可以從電路的行為開始，然后在每個模塊中定義細節，以構建可合成的結構電路。 但是我怎么知道我的代碼是否可以合成？ 在verilog中是否有任何指導可用於支持綜合？

2 個解決方案

有一個'標准'， IEEE 1364.1，但Martin指出每個工具都支持它想要的任何東西。 如果您需要免費資源，我推薦使用Xilinx XST用戶指南。

此外，結構verilog通常意味着您創建接近網表的描述，並且在這種情況下您將使用的構造是可合成的構造的一小部分。

閱讀您將要使用的任何綜合工具附帶的文檔。 這將向您展示您可以做什么 - 有時您需要編寫代碼才能獲得預期結果。

最終，沒有什么可以擊敗的經驗 - 定期運行你的合成器代碼（或它的一小部分），看看工具產生了什么。

如何在 Verilog 中實現可綜合的 DPLL？

[英]How do I implement a synthesizable DPLL in Verilog?

用於可綜合代碼的verilog編碼風格

[英]verilog coding style for synthesizable code

我想要一個可合成的代碼，以將輸出保存到verilog 6套件中的verilog文件中

[英]i want a synthesizable code to save the output in a file in verilog,,,,in vertex 6 kit

如何在 Verilog 上制作可合成的參數化編碼器？

[英]How do i make a synthesizable parameterized encoder on Verilog?

具有浮點數的FPGA可綜合Verilog代碼

[英]FPGA synthesizable verilog code with floating point numbers

禁用命名塊操作的Verilog代碼是否可以合成？

[英]Is Verilog code with disable named block operation synthesizable?

RTL Verilog（FPGA）可綜合代碼的時鍾轉換

[英]Clock Conversion for RTL Verilog (FPGA) Synthesizable Code

$readmem 可以在 Verilog 中合成嗎？

[英]Is $readmem synthesizable in Verilog?

Verilog中的可綜合算術移位

[英]Synthesizable arithmetic shift in Verilog

Verilog 中的遞歸函數可以綜合嗎？

[英]Are recursive functions in Verilog synthesizable?

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