系统Verilog测试平台：对时钟信号应用初始时间偏移
[英]Sytem Verilog Testbench: Apply initial time offset to clock signal
问题描述
If my clock signal toggles every 40ns but I want it to start toggling only after a specific delay, let's say 15ns, how can I do so using verilog testbench? 
如果我的时钟信号每40ns切换一次，但是我希望它仅在特定的延迟后才开始切换（比如说15ns），那么如何使用verilog testbench做到这一点？
1 个解决方案
解决方案1
2 已采纳 2018-05-04 17:50:39
initial begin
clock = 0;
#15ns;
forever #40ns clock = ~clock;
end
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