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n位加法和乘法的有效时间复杂度 - Effective time complexity for n bit addition and multiplication

我已经完成了关于计算机体系结构的课程,并且提到在具有n位体系结构字长的最高效处理器上,两个字的加法/减法的时间复杂度为O(log n) ,而乘法/除法的时间复杂度为O(n) 。 如果您不考虑任何特定的体系结构字长,则加法/减法的最佳时间复杂度是O(n) ( https://www.academia ...

第 2 章 ALU.hdl 在最后一行不工作 - Chapter 2 ALU.hdl not working on final line

当我运行 ALU-nostat.tst 时,代码完美执行。 但是,当我运行 ALU.tst 时,代码在第 1 行停止。如果我再次单击向前箭头并允许它测试以下测试用例,它似乎可以工作。 我将生成的 output 文件与比较文件进行了比较,我认为一切都匹配。 该错误似乎是在测试案例之前出现的,因为在我再 ...

更改、删除或添加某些东西到 ALU mic-1 架构 - Changing,deleting or adding something to the ALU mic-1 architecture

嘿,我正在为一项任务而苦苦挣扎。 有人来帮我解决这个问题吗? 考虑 Mic-1 的外观并讨论以下变化。 Go 比如,问微架构是否还在基本工作,线路上发生了哪些变化,对微程序有什么影响,或者会对MIR产生什么影响。 (a) 我们要添加另一个标志,例如进位标志。 (b) 我们想添加另一个(读和写) ...

紧凑型 1 位 ALU 行为中的问题 - Issues in compact 1-bit ALU behavior

赏金将在 6 天后到期。 此问题的答案有资格获得+50声望奖励。 欲しい未来希望引起更多关注。 我试图为一个实现逻辑运算、一个全加器和一个全减法器的 1 位 ALU 编写一个紧凑的代码。 编译看起来不错,但它没有断言消息"Test done." 在测试台的末尾。 而且,A、B、F等变量中的逻辑值的 ...

2021-11-29 13:14:50   2   70    vhdl / alu  
ALU 设计 - 左移是否会导致有符号数溢出? - ALU Design - Should a left shift cause overflow for signed numbers?

我的理解是当满足以下所有条件时可能会发生溢出: 执行加法或减法。 两个数字应该有相同的符号。 结果应该有相反的符号。 例如:对于 4 位数字 4 10 + 5 10 = 0100 2 + 0101 2 = 1001 2 = (-7) 10 但是有符号数字上的左移运算符呢? 这也应 ...

8 位 ALU 的大问题,程序不会停止,我只需要验证是否在 verilog 中达到了规范 - big issue with an 8-bit ALU, the program won't stop and I just need to verify that the specifications are reached in verilog

我对 8 位 ALU 有一个大问题。 首先,代码不会停止运行。 其次,给出了规格表,我相信我错过了其中一些以下是规格: 规格 数据输入:A(8 位)、B(8 位) 控制输入:S(1 位)、E(1 位) Output:W(8 位) 如果 E = 0,则 output W 应为 0。如果 E = 1,则 ...

使用多路复用器的 16 位 ALU 的旋转操作(更新问题) - Rotations Operations for 16bit ALU using multiplexers (updated question)

我是这个话题的新手,对它的编码部分知之甚少。 但是有没有办法使用 16 位 ALU 的多路复用器来实现多位旋转操作? 我知道理解,但不知道 iVerilog 中的编码部分。 我做过桶形移位器部分,但不知道这一点。 请帮忙。 下面的代码是用于右移,类似地如何旋转,向左和向右? ...

使用测试向量文件的 ALU 测试台不起作用 - ALU test bench using test vector file not working

我是新手,这个问题可能看起来很傻,但我已经在这个问题上花了几个小时,测试台只是不想在执行算术之前将正确的值加载到寄存器中。 这是我运行模拟时发生的情况 如您所见,用于指定 ALU 将执行的操作的 f 值总是错误的。 a 和 b 值也读错了。 不过,阅读似乎发生得很好。 我已经测试过了。 这 ...

ALU 32 位,溢出,零标志 - ALU 32 BIT, Overflow, Zero Flag

该 ALU 可以根据提供给 ALU 的操作代码对两个数据输入执行加法、减法、AND、OR。 名为 Operation 的两位控制输入部分指定了操作代码。 我一直在尝试工作,但总是出错,仍然想添加适当的零标志和溢出,但每次在线尝试一些东西时,我都会从头开始。 Simple_ALU.VHDL 和 ...

硬件乘法 ALU - Hardware Multiplication ALU

我有乘数 5,乘数 7,它们是二进制表示: 5 = 0101、7 = 0111(4 位) 寄存器 A保存要相乘的数据(Multiplicand)。 寄存器 B保存乘数数据(Multiplier)。 寄存器 P保存乘法结果。 这是我尝试过的 这是我在期刊上的参考: 有人可以指出我做错了什么吗? ...

将大于立即数的指令添加到 MIPS - Add instruction greater than immediate to MIPS

这是一个家庭作业问题,我被卡住了,因为我不知道如何评估一个值是否大于另一个值。 这是我需要添加的指令: sgti 指令 - 设置为大于立即数 - 是当一个值大于另一个值时允许将寄存器设置为 1 的指令: sgti rd, rs, imm #如果 R[rs] > ext32 (imm) 然 ...

在 VHDL 中将无符号组件实现到 ALU 的条件时出现问题 - Trouble implementing unsigned component to conditions of ALU in VHDL

我必须创建一个 ALU,它具有 add、add unsigned、sub、sub unsigned 和、or、xor、nor、slt 和 slt unsigned 的条件。 我在实施设计以包含未签名条件时遇到困难。 我已经在发生错误的代码中注明。 此外,ALU 的所有其他方面都可以正常工作,这只是我 ...

使用门级verilog代码在我的32位ALU中没有得到相关的output - Not getting the relevant output in my 32-bit ALU using gate-level verilog code

下面是具有 3 个不同模块的 32 位 ALU 的代码及其各自的代码。 我现在没有收到任何警告,但我也没有收到预期的 32 位 output,如下图所示。 不能对预定义的刺激进行任何更改。 下面我附上了 ALU 的图像以及我在 Xilinx 上运行的 output 屏幕的图像。 ALU 的图像 ...

2020-04-05 04:32:31   2   282    verilog / alu  
不允许对非寄存器 shifty 进行程序分配,左侧应该是 reg/integer/time/genvar——这是我得到的错误 - Procedural assignment to a non-register shiftedy is not permitted, left-hand side should be reg/integer/time/genvar -- this is the error I am getting

我几乎已经解决了这个问题,并对代码进行了如下更改。 我也没有收到任何错误,但唯一的问题是 'shiftedy' 的输出不符合预期。 此外,我使用 Xilinx 来运行我的项目,并且在“shiftedy”的模拟输出中出现了红线。 下面是相同的屏幕截图。 如果有人可以帮助我。 ...

2020-04-02 18:15:33   1   831    verilog / alu  
较大的数字比较小的数字更难划分吗? - Are bigger numbers harder to divide than smaller ones?

一方面,我发现划分较大的数字比划分较小的数字更困难。 我想知道这对 CPU 来说是否相同。 是否有任何硬件可以比较大的数字更快地划分较小的数字。 例如 我会想象除法的过程需要更多的步骤来处理更大的数字,因此需要ALU 的更多指令。 我不确定数据类型是否会对此产生任何影响? 这些数字的除法之 ...


 
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