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Verilog中的SystemVerilog typedef等效项

[英]SystemVerilog typedef equivalent in Verilog

原文 2016-02-16 09:28:34 6 2 verilog/ system-verilog

Is there any construct I can use in Verilog that would be equal to SystemVerilog's typedef ? 我可以在Verilog中使用与SystemVerilog的typedef相等的任何构造吗？

I know that in SV I can create my own names for type definitions and use it when building up complicated array definitions. 我知道在SV中，我可以为类型定义创建自己的名称，并在构建复杂的数组定义时使用它。 I know that typedef doesn't exist in Verilog standard (ie Verilog-1995). 我知道在Verilog标准（即Verilog-1995）中不存在typedef 。 But is it possible to somehow bypass it? 但是有可能绕开它吗？

2 个解决方案

Almost all current tools that support Verilog today also support the typedef construct in SystemVerilog. 今天，几乎所有支持Verilog的当前工具也都支持SystemVerilog中的typedef构造。 I would spend your time figuring out how to move to SystemVerilog rather than trying to workaround the lack of it in Verilog. 我将花费您的时间弄清楚如何迁移到SystemVerilog，而不是尝试解决Verilog中缺少它的问题。 The closest thing you could use in Verilog would be a `define statement. 您在Verilog中可以使用的最接近的东西是`define语句。

SystemVerilog具有用户定义的数据类型，而Verilog没有。

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