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Verilog中的SystemVerilog typedef等效項

[英]SystemVerilog typedef equivalent in Verilog

原文 2016-02-16 09:28:34 3 2 verilog/ system-verilog

我可以在Verilog中使用與SystemVerilog的typedef相等的任何構造嗎？

我知道在SV中，我可以為類型定義創建自己的名稱，並在構建復雜的數組定義時使用它。 我知道在Verilog標准（即Verilog-1995）中不存在typedef 。 但是有可能繞開它嗎？

2 個解決方案

今天，幾乎所有支持Verilog的當前工具也都支持SystemVerilog中的typedef構造。 我將花費您的時間弄清楚如何遷移到SystemVerilog，而不是嘗試解決Verilog中缺少它的問題。 您在Verilog中可以使用的最接近的東西是`define語句。

SystemVerilog具有用戶定義的數據類型，而Verilog沒有。

在 SystemVerilog 中使用帶有線的 typedef

[英]Using typedef with wire in SystemVerilog

推斷Verilog / SystemVerilog中的閂鎖

[英]Inferring latches in Verilog/SystemVerilog

SystemVerilog 的 Verilog 包裝器

[英]Verilog wrapper for SystemVerilog

Verilog，SystemVerilog的Doxygen替代品？

[英]Doxygen alternative for Verilog, SystemVerilog?

與Verilog模塊接口SystemVerilog

[英]Interface SystemVerilog with a verilog module

如何在verilog systemverilog中分配給genvar？

[英]how to assign to genvar in verilog systemverilog?

SystemVerilog值不在typedef枚舉內

[英]SystemVerilog Values not inside a typedef enum

SystemVerilog Verilog中的非數組移位運算符？

[英]Unarray shift operator in SystemVerilog Verilog?

如何將此SystemVerilog SIM卡轉換為Verilog

[英]How to convert this SystemVerilog sim to Verilog

系統 Verilog 中基於參數的 typedef

[英]parameter based typedef in system Verilog

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