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Verilog中的SystemVerilog typedef等效项

[英]SystemVerilog typedef equivalent in Verilog

原文 2016-02-16 09:28:34 7 2 verilog/ system-verilog

我可以在Verilog中使用与SystemVerilog的typedef相等的任何构造吗？

我知道在SV中，我可以为类型定义创建自己的名称，并在构建复杂的数组定义时使用它。 我知道在Verilog标准（即Verilog-1995）中不存在typedef 。 但是有可能绕开它吗？

2 个解决方案

今天，几乎所有支持Verilog的当前工具也都支持SystemVerilog中的typedef构造。 我将花费您的时间弄清楚如何迁移到SystemVerilog，而不是尝试解决Verilog中缺少它的问题。 您在Verilog中可以使用的最接近的东西是`define语句。

SystemVerilog具有用户定义的数据类型，而Verilog没有。

在 SystemVerilog 中使用带有线的 typedef

[英]Using typedef with wire in SystemVerilog

推断Verilog / SystemVerilog中的闩锁

[英]Inferring latches in Verilog/SystemVerilog

SystemVerilog 的 Verilog 包装器

[英]Verilog wrapper for SystemVerilog

Verilog，SystemVerilog的Doxygen替代品？

[英]Doxygen alternative for Verilog, SystemVerilog?

与Verilog模块接口SystemVerilog

[英]Interface SystemVerilog with a verilog module

如何在verilog systemverilog中分配给genvar？

[英]how to assign to genvar in verilog systemverilog?

SystemVerilog值不在typedef枚举内

[英]SystemVerilog Values not inside a typedef enum

SystemVerilog Verilog中的非数组移位运算符？

[英]Unarray shift operator in SystemVerilog Verilog?

如何将此SystemVerilog SIM卡转换为Verilog

[英]How to convert this SystemVerilog sim to Verilog

系统 Verilog 中基于参数的 typedef

[英]parameter based typedef in system Verilog

暂无

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