将内部信号连接到MyHDL模块中的输出端口

Question

考虑以下示例（一个简单的8位计数器），是否有更简单的方法将内部s_count信号连接到o_count端口？

def counter(i_clk, i_reset, o_count):

    """ A free-running 8-bit counter with a synchronous reset """

    s_count = Signal(intbv(0)[8:])

    @always(i_clk.posedge)
    def count():
        if i_reset == 1:
            s_count.next = 0
        else:        
            s_count.next = s_count + 1

    @always_comb
    def outputs():
        o_count.next = s_count        

    return count, outputs

当然，我可以直接在count函数中增加o_count ，但这会转换为生成的VHDL模块中的inout端口，我不需要。

Answer 1

我怀疑直接增加o_count是可以接受的解决方案。

实际上，它转换为输入，因为您无法读取VHDL中的输出端口。

但是，仅当将此模块转换为顶部模块时，才会发生这种情况。 但是，这可能是一个小的子模块。 在这种情况下，层次结构被展平，而o_count将是一个内部信号。