如何在Modelsim或Xilinx ISE Project Navigator中测量Verilog模块的时序

Question

我使用半加法器模块设计了一个4位进位超前加法器。 然后，我使用功能性Verilog描述设计了另一个4位进位超前加法器。 第二个应该更快。 我该如何验证？ 有没有办法查看模块在Modelsim或Xilinx ISE Project Navigator中的运行速度有多快？

Answer 1

要在ISE中获取摘要时序报告，您可以运行“实施设计>放置和布线>生成放置后和布线静态时序”。 然后转到“设计摘要>详细报告> PAR后静态时序报告”。

这将至少向您显示设计中最慢的路径和总体速度。 如果需要更多详细信息，可以查看“ ISE定时”菜单，或查看“ trce”命令行工具。