將多個值與 SystemVerilog 中的變量進行比較

Question

我有邏輯將變量與多個值進行比較。 例如：

logic [3:0] a;
always_comb begin
    flag = (a == 'd13) || (a == 'd2) || (a=='d1); //can this be simplified?
end

有沒有簡單的方法來寫這個語句？

Answer 1

使用inside運算符更簡潔：

always_comb begin
    flag = (a inside {1, 2, 13});
end

這也更具可擴展性，允許您輕松地從集合中添加或刪除值。

該語法還支持值范圍：

    flag = (a inside {[1:2], 13});

請參閱 IEEE Std 1800-2017，第 11.4.13 節設置成員資格運算符。

由於集合中的值都是常數，它應該是可綜合的（但 YMMV）。