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Verilog測試台比較

[英]Verilog testbench comparison

原文 2013-10-30 03:16:30 7 1 verilog/ fault

我有五個電路仿真的結果和一些測試，結果將在故障表中注明。

現在，我必須將新電路生成的值與上述電路仿真中已有的值進行比較。 我這樣做是為了知道我的新電路是哪個故障類。

如何將以前模擬的值存儲在測試平台中，如何將新值與先前存儲的結果在同一測試平台中進行比較，以及它匹配的故障類我必須打印該故障類？

所以基本上我想知道如何進行比較。

一種簡單的方法是將您感興趣的值轉儲到文本文件中。 您可以在每一行標記時間戳（或打印時鍾周期數）。 可以使用簡單的diff，perl腳本或meld和WinMerge等程序來比較這兩個文件，並找出值在不同的時間或時鍾周期。

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