從系統verilog測試台驅動verilog中的內部信號

Question

如何從測試台驅動 DUT verilog 代碼的內部信號？

考慮以下示例：

module dut(input bit clk); 
    logic [7:0] data;
endmodule : dut

module top; 
    bit clk;
    dut dut1(.*); 
    assign dut.data = '0; // this doesn't work.
endmodule 

Answer 1

跨模塊引用確實有效。 不過，問題是 DUT 中的任何信號都已被驅動。 您需要覆蓋該驅動程序。 發力和釋放是執行此操作的常用方法，但您也可以使用更強的驅動力。

默認驅動強度為“強”，因此唯一更強的是“供應”。

對於您的示例：

分配（供應0，供應1）數據='0；

嚴格來說，supply1 是不必要的，因為您只駕駛零。 但是，如果您需要更改代碼以驅動“1”，則它消除了您可能會得到的驚喜。